RTL modeling with SystemVerilog for simulation and synthesis : using SystemVerilog for ASIC and FPGA design

Institut Jožef Stefan, Ljubljana (IJS)

RTL modeling with SystemVerilog for simulation and synthesis : using SystemVerilog for ASIC and FPGA design

Sutherland, Stuart, 1953-

Vrsta gradiva - priročnik

Založništvo in izdelava - Tualatin (Or.) : Sutherland HDL, 2017

Jezik - angleški

ISBN - 978-1-5467-7634-5; 1-5467-7634-6

COBISS.SI-ID - 142632963

Išči dalje

Avtor
Sutherland, Stuart, 1953-

Zaloga
Zaloga v drugih knjižnicah

Signatura – lokacija, inventarna št. ...	Status izvoda	Rezervacija
C 0000003985 IN: 020230020 C 3985 IN: 020230020	izposojeno - na dom, rok vrnitve: nedoločen

Dostop do baze podatkov JCR je dovoljen samo uporabnikom iz Slovenije. Vaš trenutni IP-naslov ni na seznamu dovoljenih za dostop, zato je potrebna avtentikacija z ustreznim računom AAI.

Leto	Faktor vpliva		Izdaja		Kategorija		Razvrstitev
Leto	JCR	SNIP	JCR	SNIP	JCR	SNIP	JCR	SNIP

Povezave do osebnih bibliografij avtorjev	Povezave do podatkov o raziskovalcih v sistemu SICRIS
Sutherland, Stuart, 1953-

Vir: Osebne bibliografije in: SICRIS

Gradivo iz matične enote je brezplačno. Če je gradivo na mesto prevzema dostavljeno iz drugih enot, lahko knjižnica to storitev zaračuna.

Mesto prevzema	Status gradiva	Rezervacija

Naloži sliko

Vnos na polico

Dodajanje gradiva na polico je uspelo.

Dodajanje gradiva na polico je spodletelo.

Dodajanje gradiva na polico ni bilo potrebno.

Trajna povezava

E-pošta

Faktor vpliva

Izberite knjižnično izkaznico:

Baze podatkov, v katerih je revija indeksirana

Izberite prevzemno mesto:

Prevzem gradiva po pošti

Obvestilo

Citiranje

Gesla v Splošnem geslovniku COBISS

Izbira mesta prevzema

Rezervacija je uspela.

Rezervacija ni uspela.

Rezervacija...

Bibliografski podatki

Število izposoj

Izposoja uspešna

Izposoja ni uspela

Izposoja uspešna

Izposoja ni uspela

Izposoja uspešna

Izposoja ni uspela

Izposoja uspešna

Izposoja ni uspela

Tema